Verilog là gì

1,Giới thiệu-- Verilog là ngôn từ miêu tả Hartware (Hardware Description Language)được sử dụng trong vấn đề xây dựng các các khối hệ thống số, những mạch tích hợp: nlỗi bộ lưu trữ RAM, bộ vi cách xử trí hoặc đơn giản dễ dàng là D-FlipFlop...Thiết kế số FPGA bởi ngôn từ verilog cũng như chúng ta viết lịch trình cho vi tinh chỉnh bởi ngữ điệu ChoặcAssembly. Học Verilog ko nặng nề nếu như bạn đẫ bao gồm nền tản về một ngữ điệu làm sao kia, nó cũng tương tự giống như C buộc phải sẽ không còn trở ngại Lúc bắt đầu học Verilog. Ngoài Verilog còn có một ngôn từ thể hiện phần cứng khá thịnh hành không giống là VHDL ( thường dùng ngơi nghỉ châu Âu bản thân sẽ ra mắt trong một bài lí giải không giống về VHDL). Verilog cùng VHDL là 2 ngữ điệu thể hiện Hartware thịnh hành độc nhất hiện nay, bạn có thể chọn 1 trong 2 ngữ điệu nhằm hoàn toàn có thể học tập được FPGA hoặc cao hơn nữa là ASIC. Đối với bản thân thì bản thân lựa chọn Verilog vì ngữ điệu này tiếp cận khá dễ dàng với quan trọng cú pháp rất tương đương C, một lúc học được Verilog bạn cũng có thể học tập VHDL tiện lợi.

Bạn đang xem: Verilog là gì

-- Một điều khác thân Verilog và C/C++ là ko hầu hết Verilog thực nhân hậu tuần từ mà hơn nữa thực hiện song tuy nhiên. Như vậy cs thể cạnh tranh phát âm, bắt buộc bản thân nói ngắn gọn thay này nó cũng như một con sông có không ít nhánh nhỏ tuổi khi gồm một dòng nước rã vào dòng sông bao gồm thì và một dịp các nhánh sông nhỏ cũng sẽ bao gồm nước chảy hoặc những nhánh nhỏ tuổi tác động tương hỗ với nhau như một vòng tròn. Trong Verilog tín đồ ta xem dòng sông chính với các nhánh là module ( khối) với những nhánh là module bé.
Mã:

module d_ff( D, clk, Q, W ); input đầu vào D; input đầu vào clk; output reg Q; output W; always
(posedge clk) begin Q
-- Ở bên trên là một trong D-FF viết theo ngôn ngữ Verilog ở tầm mức hành vi (Behavior). Trong Verilog có rất nhiều mức khác biệt để thi công mạch tích hợp như: Register Transfer Level (RTL), nút GATE với một số mức không giống. Tại trên đây bản thân đã giới thiệu cùng giải đáp chúng ta theo nút hành động (Behavior). Còn các nấc khác các bạn có thể tham khảo trên mạng nhằm làm rõ hơn.- Mức Behavioral: Mức hành động trình bày một hệ thống số bởi mọi thuật toán (một số lệnh giống như ngôn từ C như: if, case, for,while…) .Mỗi thực tuấn riêng rẽ vẫn là 1 trong mạch tuần trường đoản cú cùng các lệnh được biểu diễn dưới dạng các biểu thức : out = (a^b)|c .minion_dancing-- Các ứng dụng nhằm học tập verilog:- ISE Design Suite các bạn cũng có thể sở hữu tại đây- Notepad++2, lấy một ví dụ thiết kế số bằng Verilog-- Sau trên đây bản thân vẫn reviews sơ qua về cấu trúc xây dựng bằng ngữ điệu Verilog. Ở phía trên mình thi công cổng NOT bởi ngôn từ Verilog như sau:Bảng sự thật: Cổng NOT được xem như là một module gồm một cổng vào cùng một cổng ra bao gồm thuật toán nhỏng sau: B = ! A .
-- Mình sẽ giải thích từng dòng đến chúng ta dễ hiểu:- module congnot (A, B);=> module… endmodule : là từ khóa nó y như một cái khối tiềm ẩn tất cả các công tác của bản thân mình.

Xem thêm: Nội Hàm Và Ngoại Diên - Nghĩa Của Từ Ngoại Diên Trong Tiếng Việt

=> congnot : là tên gọi module chúng ta cũng có thể đặt tùy ý nhưng mà ko được viết chữ số ỏ đầu và một số trong những ký kết trường đoản cú đặt biệt.=> A: Cổng vào bạn liệt kê toàn bộ các cổng vào của bài bác xây dựng của khách hàng.=> B: Cổng ra giống như nlỗi cổng vào.-- Tóm lại cấu trúc loại đầu tiên là nắm này
++ input wire A: cổng A được khai báo nguồn vào kiểu wire. WIRE y như một đoạn dây năng lượng điện trong năng lượng điện tử, trong hiện đại số wire là dây dẫn kết nối những module hoặc các cổng lại với nhau. Nếu câu lệnh chỉ gồm input đầu vào A thì khoác định đồ vật sẽ gọi A là giao diện wire. Còn không ít phong cách tài liệu khác bản thân đã reviews ở trong phần sau.hi++ output wire B: cổng B được knhị báo đầu ra đẳng cấp wire.++ assign B = ! A; :gán B bằng hòn đảo của A. tại đây assign là một trong những trường đoản cú khóa chỉ sự gán cổng này với cổng khác trong mạch tổng hợp gồm kết cấu là : assign … = ….;Chú ý tương tự như C, Verilog cũng riêng biệt chữ hoa với chữ hay, các từ bỏ khóa chúng ta nên viết chữ thường.Và sau mỗi câu lệnh buộc phải gồm vệt chấm phẩy ( . =DVậy là kết thúc, trên đây là một vài ra mắt về ngôn từ Verilog với một ví dụ nhỏ tuổi cho bài bác chỉ dẫn sau. Mình biết có vài chổ các bạn còn vướng mắc mình vẫn lời giải những vướng mắc các bạn vào phần tiếp theo hoặc các bạn comt để mình vấn đáp luôn.minion_happy